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精确异常与非精确异常 - 版本历史
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Comcat：以“这里的异常是指同步的 (Synchronous)，非异步的中断。 非精确异常 (Imprecise Exception) 在多发射乱序执行的流水线 CPU 上，从指令...”为内容创建页面
2013-01-18T06:48:00Z
<p>以“这里的异常是指同步的 (Synchronous)，非异步的中断。 非精确异常 (Imprecise Exception) 在多发射乱序执行的流水线 CPU 上，从指令...”为内容创建页面</p>
<p><b>新页面</b></p><div>这里的异常是指同步的 (Synchronous)，非异步的中断。<br />
<br />
非精确异常 (Imprecise Exception)<br />
<br />
在多发射乱序执行的流水线 CPU 上，从指令进入流水线到异常事件的发生，期间要经过若干流水级，此时 PC 的值已指向其后的某条指令，在实现非精确异常的 CPU 上就把此时的 PC 值作为引起异常指令的所在（为了表达的方便，记为 eptr）。<br />
<br />
简单地说就是 eptr 的指向，并非真正的引起异常的指令之所在，而是其后面的某条指令所在。<br />
<br />
<br />
精确异常 (Precise Exception)<br />
<br />
简单地说就是 eptr 的指向就是真正引起异常的指令之所在<br />
<br />
而实现精确异常的 CPU，则在最后指令提交时 (commit) 按指令流的顺序提交，异常的抛出也在该指令提交时，这样就能精确计算出引起异常的指令相对于当前 PC 的偏移，从而保证精确异常。<br />
<br />
<br />
不管是何类异常，eptr 之前的所有指令都会被执行完成 (commit)，eptr 之后的指令不会被执行。<br />
<br />
关于 eptr 的值，在 MIPS 上用 EPC 置之，在 PowerPC 上用 SRR0/CSRR0 置之，SPARC 上用 TPC[TL] 置之，x86 上当前 CS:EIP 即是，但 x86 将 CS:EIP 保存于栈上。<br />
<br />
<br />
题外话：<br />
<br />
关于 eptr 的指向，还有一些情形值得考虑：<br />
<br />
A. 位于延迟槽中的指令 (MIPS, SPARC)<br />
<br />
B. 由分支指令引起 (x86)<br />
<br />
C. 上下文切换时 (x86)<br />
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<br><br><br><br><br><br><br><br></div>
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