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== Overview == <source lang=c> void rtc_init(uint8_t p1, uint16_t p2, uint8_t p3, uint8_t p4, uint8_t p5, uint8_t p6) { REG_SET_BITS(RTC_CNTL_TIMER1_REG, p3 << 24, RTC_CNTL_PLL_BUF_WAIT_M) REG_SET_BITS(RTC_CNTL_TIMER1_REG, p2 << 14, RTC_CNTL_XTL_BUF_WAIT_M) REG_SET_BITS(RTC_CNTL_TIMER1_REG, p1 << 6, RTC_CNTL_CK8M_WAIT_M) REG_SET_BITS(RTC_CNTL_BIAS_CONF_REG, RTC_CNTL_DBG_ATTEN_M); // DEC_HEARTBEAT_WIDTH, INC_HEARTBEAT_PERIOD REG_SET_BITS(RTC_CNTL_BIAS_CONF_REG, RTC_CNTL_DEC_HEARTBEAT_WIDTH | RTC_CNTL_INC_HEARTBEAT_PERIOD); if (p4 == 0) return; // CK8M force power up REG_SET_BITS(RTC_CNTL_CLK_CONF_REG, RTC_CNTL_CK8M_FORCE_PU); // clear crystall force power up REG_CLR_BIT(RTC_CNTL_OPTIONS0_REG, RTC_CNTL_XTL_FORCE_PU); // clear BIAS_CORE force power up REG_CLR_BIT(RTC_CNTL_OPTIONS0_REG, RTC_CNTL_BIAS_CORE_FORCE_PU); // clear BIAS_I2C force power up REG_CLR_BIT(RTC_CNTL_OPTIONS0_REG, RTC_CNTL_BIAS_I2C_FORCE_PU); // clear BIAS_SLEEP force no sleep REG_CLR_BIT(RTC_CNTL_OPTIONS0_REG, RTC_CNTL_BIAS_FORCE_NOSLEEP); // clear BIAS_CORE force power up REG_CLR_BIT(RTC_CNTL_OPTIONS0_REG, RTC_CNTL_BIAS_CORE_FORCE_PU); // clear BIAS_I2C force power up REG_CLR_BIT(RTC_CNTL_OPTIONS0_REG, RTC_CNTL_BIAS_I2C_FORCE_PU); // set BIAS_CORE follow CK8M REG_SET_BIT(RTC_CNTL_OPTIONS0_REG, RTC_CNTL_BIAS_CORE_FOLW_8M); // set BIAS_I2C follow CK8M REG_SET_BIT(RTC_CNTL_OPTIONS0_REG, RTC_CNTL_BIAS_I2C_FOLW_8M); // PLLA force power up REG_CLR_BIT(RTC_CNTL_ANA_CONF_REG, RTC_CNTL_PLLA_FORCE_PU); // PLLA force power down REG_SET_BIT(RTC_CNTL_ANA_CONF_REG, RTC_CNTL_PLLA_FORCE_PD); /* RTC_CNTL_BBPLL_FORCE_PU : R/W ;bitpos:[11] ;default: 1'd0; BB_PLL force power up*/ REG_CLR_BIT(RTC_CNTL_OPTIONS0_REG, 1 << 11); /* RTC_CNTL_BBPLL_I2C_FORCE_PU : R/W ;bitpos:[9] ;default: 1'd0; BB_PLL_I2C force power up*/ REG_CLR_BIT(RTC_CNTL_OPTIONS0_REG, 1 << 9); /* RTC_CNTL_FORCE_PU : R/W ;bitpos:[31] ;default: 1'd1; RTC_REG force power up*/ REG_CLR_BIT(RTC_CNTL_REG, 1 << 31); /* RTC_CNTL_DIG_DBIAS_SLP : R/W ;bitpos:[10:8] ;default: 3'd4 ; DIG_REG_DBIAS during sleep*/ REG_CLR_BIT(RTC_CNTL_REG, 1 << 9); if (p6 != 0) { /* RTC_CNTL_DBOOST_FORCE_PD : R/W ;bitpos:[28] ;default: 1'd0; RTC_DBOOST force power down*/ REG_SET_BIT(RTC_CNTL_REG, 1 << 28); } else { REG_CLR_BIT(RTC_CNTL_REG, 1 << 28); } /* RTC_CNTL_LSLP_MEM_FORCE_PU : R/W ;bitpos:[4] ;default: 1'b1; memories in digital core force no PD in sleep*/ REG_CLR_BIT(RTC_CNTL_DIG_PWC_REG, 1 << 4); /* RTC_CNTL_DG_WRAP_FORCE_PU : R/W ;bitpos:[20] ;default: 1'd1; digital core force power up*/ REG_CLR_BIT(RTC_CNTL_DIG_PWC_REG, 1 << 20); /* RTC_CNTL_WIFI_FORCE_PU : R/W ;bitpos:[18] ;default: 1'd1; wifi force power up*/ REG_CLR_BIT(RTC_CNTL_DIG_PWC_REG, 1 << 18); /* internal SRAM4 ~ SRAM0, ROM force power up */ REG_CLR_BIT(RTC_CNTL_DIG_PWC_REG, 0x0001 5540); /* RTC_CNTL_SLOWMEM_FORCE_PU : R/W ;bitpos:[16] ;default: 1'b1; RTC memory force power up*/ /* RTC_CNTL_FASTMEM_FORCE_PU : R/W ;bitpos:[13] ;default: 1'b1; Fast RTC memory force power up*/ REG_CLR_BIT(RTC_CNTL_PWC_REG, 1 << 16 | 1 << 13); /* RTC_CNTL_FORCE_PU : R/W ;bitpos:[19] ;default: 1'd0; rtc_peri force power up*/ REG_CLR_BIT(RTC_CNTL_PWC_REG, 1 << 19); /* RTC_CNTL_DG_WRAP_FORCE_NOISO : R/W ;bitpos:[31] ;default: 1'd1 ; */ /*description: digital core force no ISO*/ REG_CLR_BIT(RTC_CNTL_DIG_ISO_REG, 1 << 31); /* RTC_CNTL_WIFI_FORCE_NOISO : R/W ;bitpos:[29] ;default: 1'd1 ; */ /*description: wifi force no ISO*/ REG_CLR_BIT(RTC_CNTL_DIG_ISO_REG, 1 << 29); /* internal SRAM4 ~ SRAM0, ROM force no ISO*/ REG_CLR_BIT(RTC_CNTL_DIG_ISO_REG, 1 << 27 | 1 << 25 | 1 << 23 | 1 << 21 | 1 << 19 | 1 << 17); /* RTC_CNTL_SLOWMEM_FORCE_NOISO : R/W ;bitpos:[2] ;default: 1'b1; RTC memory force no ISO*/ /* RTC_CNTL_FASTMEM_FORCE_NOISO : R/W ;bitpos:[0] ;default: 1'b1; Fast RTC memory force no ISO*/ REG_CLR_BIT(RTC_CNTL_PWC_REG, 1 << 2 | 1); /* RTC_CNTL_FORCE_NOISO : R/W ;bitpos:[5] ;default: 1'd1; rtc_peri force no ISO*/ REG_CLR_BIT(RTC_CNTL_PWC_REG, 1 << 5); /* RTC_CNTL_DG_PAD_FORCE_UNHOLD : R/W ;bitpos:[14] ;default: 1'd1 ; */ /*description: digital pad force un-hold*/ REG_CLR_BIT(RTC_CNTL_DIG_ISO_REG, 1 << 14); /* RTC_CNTL_DG_PAD_FORCE_NOISO : R/W ;bitpos:[12] ;default: 1'd1 ; */ /*description: digital pad force no ISO*/ REG_CLR_BIT(RTC_CNTL_DIG_ISO_REG, 1 << 12); if (p5 == 0) { rtc_lslp_mem_inf_pd_cfg(0, 0, 0, 0, 0, p5); return; } else { rtc_lslp_mem_inf_pd_cfg(0, 0, 0, 0, 0, 0); return; } } </source> <br><br>
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