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== rtc_deep_slp_conf == <source lang=c> void rtc_deep_slp_conf() { REG_CLR_BIT(RTC_CNTL_DIG_ISO_REG, 0x00003000); // clear DG_PAD_FORCE_ISO and DG_PAD_FORCE_NOISO REG_SET_BIT(RTC_CNTL_DIG_PWC_REG, 0x80000000); // enable power down digital core in sleep REG_CLR_BIT(RTC_CNTL_DIG_PWC_REG, 0x00180000); // clear DG_WRAP_FORCE_PU and DG_WRAP_FORCE_PD REG_SET_BITS(RTC_CNTL_TIMER4_REG, 0x0200 0000, 0xfe000000); // DG_WRAP_POWERUP_TIMER = 0x1 REG_SET_BITS(RTC_CNTL_TIMER4_REG, 0x0001 0000, 0x01ff0000); // DG_WRAP_WAIT_TIMER = 0x1 } </source> <source lang=c> 0x4008f054 <rtc_deep_slp_conf>: entry a1, 32 0x4008f057 <rtc_deep_slp_conf+3>: l32r a8, 0x4008e598 /* a8 = 0x3ff48088, RTC_CNTL_DIG_ISO_REG */ 0x4008f05a <rtc_deep_slp_conf+6>: l32r a10, 0x4008c3c0 /* a10 = 0xffffcfff */ 0x4008f05d <rtc_deep_slp_conf+9>: memw 0x4008f060 <rtc_deep_slp_conf+12>: l32i.n a11, a8, 0 0x4008f062 <rtc_deep_slp_conf+14>: l32r a9, 0x4008e2f0 /* a9 = 0x3ff48084, RTC_CNTL_DIG_PWC_REG */ 0x4008f065 <rtc_deep_slp_conf+17>: and a10, a11, a10 /* clear BIT[13:12] */ 0x4008f068 <rtc_deep_slp_conf+20>: memw 0x4008f06b <rtc_deep_slp_conf+23>: s32i.n a10, a8, 0 0x4008f06d <rtc_deep_slp_conf+25>: memw /* RTC_CNTL_DG_PAD_FORCE_ISO : R/W ;bitpos:[13] ;default: 1'd0; digital pad force ISO*/ /* RTC_CNTL_DG_PAD_FORCE_NOISO : R/W ;bitpos:[12] ;default: 1'd1; digital pad force no ISO*/ 0x4008f070 <rtc_deep_slp_conf+28>: l32i.n a10, a9, 0 /* read RTC_CNTL_DIG_PWC_REG */ 0x4008f072 <rtc_deep_slp_conf+30>: l32r a8, 0x400806ec /* a8 = 0x80000000 */ 0x4008f075 <rtc_deep_slp_conf+33>: or a8, a10, a8 /* set BIT[31] */ 0x4008f078 <rtc_deep_slp_conf+36>: memw 0x4008f07b <rtc_deep_slp_conf+39>: s32i.n a8, a9, 0 0x4008f07d <rtc_deep_slp_conf+41>: memw /* RTC_CNTL_DG_WRAP_PD_EN : R/W ;bitpos:[31] ;default: 0; enable power down digital core in sleep*/ 0x4008f080 <rtc_deep_slp_conf+44>: l32i.n a11, a9, 0 /* read RTC_CNTL_DIG_PWC_REG */ 0x4008f082 <rtc_deep_slp_conf+46>: l32r a10, 0x4008f048 /* a10 = 0xffe7ffff */ 0x4008f085 <rtc_deep_slp_conf+49>: l32r a8, 0x4008f04c /* a8 = 0x3ff48028, RTC_CNTL_TIMER4_REG */ 0x4008f088 <rtc_deep_slp_conf+52>: and a10, a11, a10 /* clear BIT[20:19] */ 0x4008f08b <rtc_deep_slp_conf+55>: memw 0x4008f08e <rtc_deep_slp_conf+58>: s32i.n a10, a9, 0 0x4008f090 <rtc_deep_slp_conf+60>: memw /* RTC_CNTL_DG_WRAP_FORCE_PU : R/W ;bitpos:[20] ;default: 1'd1; digital core force power up*/ /* RTC_CNTL_DG_WRAP_FORCE_PD : R/W ;bitpos:[19] ;default: 1'b0; digital core force power down*/ 0x4008f093 <rtc_deep_slp_conf+63>: l32i.n a10, a8, 0 /* read RTC_CNTL_TIMER4_REG */ 0x4008f095 <rtc_deep_slp_conf+65>: l32r a9, 0x4008f050 /* a9 = 0x01ffffff */ 0x4008f098 <rtc_deep_slp_conf+68>: and a9, a10, a9 /* clear BIT[31:25] */ 0x4008f09b <rtc_deep_slp_conf+71>: l32r a10, 0x40084c00 /* a10 = 0x0200 0000 */ 0x4008f09e <rtc_deep_slp_conf+74>: or a9, a9, a10 /* set BIT[31:25] = 0x1 */ 0x4008f0a1 <rtc_deep_slp_conf+77>: memw 0x4008f0a4 <rtc_deep_slp_conf+80>: s32i.n a9, a8, 0 0x4008f0a6 <rtc_deep_slp_conf+82>: memw /* RTC_CNTL_DG_WRAP_POWERUP_TIMER : R/W ;bitpos:[31:25] ;default: 7'h8 ; */ 0x4008f0a9 <rtc_deep_slp_conf+85>: l32i.n a10, a8, 0 /* read RTC_CNTL_TIMER4_REG */ 0x4008f0ab <rtc_deep_slp_conf+87>: l32r a9, 0x4008ba60 /* a9 = 0xfe00ffff */ 0x4008f0ae <rtc_deep_slp_conf+90>: and a9, a10, a9 /* clear BIT[24:16] */ 0x4008f0b1 <rtc_deep_slp_conf+93>: l32r a10, 0x40088a98 /* a10 = 0x00010000 */ 0x4008f0b4 <rtc_deep_slp_conf+96>: or a9, a9, a10 /* set BIT[24:16] = 0x1 */ 0x4008f0b7 <rtc_deep_slp_conf+99>: memw 0x4008f0ba <rtc_deep_slp_conf+102>: s32i.n a9, a8, 0 /* RTC_CNTL_DG_WRAP_WAIT_TIMER : R/W ;bitpos:[24:16] ;default: 9'h20 ; */ 0x4008f0bc <rtc_deep_slp_conf+104>: retw.n </source> <br>
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