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== Debug == <pre> /* Misc */ #define XCHAL_HAVE_DEBUG_ERI 1 /* ERI to debug module */ #define XCHAL_HAVE_DEBUG_APB 1 /* APB to debug module */ #define XCHAL_HAVE_DEBUG_JTAG 1 /* JTAG to debug module */ /* On-Chip Debug (OCD) */ #define XCHAL_HAVE_OCD 1 /* OnChipDebug option */ #define XCHAL_NUM_IBREAK 2 /* number of IBREAKn regs */ #define XCHAL_NUM_DBREAK 2 /* number of DBREAKn regs */ #define XCHAL_HAVE_OCD_DIR_ARRAY 0 /* faster OCD option (to LX4) */ #define XCHAL_HAVE_OCD_LS32DDR 1 /* L32DDR/S32DDR (faster OCD) */ /* TRAX (in core) */ #define XCHAL_HAVE_TRAX 1 /* TRAX in debug module */ #define XCHAL_TRAX_MEM_SIZE 16384 /* TRAX memory size in bytes */ #define XCHAL_TRAX_MEM_SHAREABLE 1 /* start/end regs; ready sig. */ #define XCHAL_TRAX_ATB_WIDTH 32 /* ATB width (bits), 0=no ATB */ #define XCHAL_TRAX_TIME_WIDTH 0 /* timestamp bitwidth, 0=none */ /* Perf counters */ #define XCHAL_NUM_PERF_COUNTERS 2 /* performance counters */ </pre> <br><br>
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