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== MCU 结构 == ;; Tensilica Xtensa L106 Diamond series (an enhanced version) ;; Only 20% of MIPS has been occupied by the WiFi stack, the rest can all be used for user application programming and development MCU Core 的框图: [[文件:Tensilica-xtensa-l106.png]] * Small, low power 32-bit RISC controller core, Xtensa ISA * Cache-less processor with memory protection unit * 5-stage pipeline * Dhrystone 2.1: 1.22 DMIPS/MHz * 24/16-bit ISA with modeless switching * Iterative 32x32 multiplier * Separate instruction and data memory interfaces * Integrated interrupt controller with 15 interrupts at 2 priority levels * 32-bit ALU * 16 GPRs Xtensa L106 体系结构精要: [[Xtensa L106 Architecture]] <br><br>
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