查看MIPS 体系结构相关文集汇编的源代码
←
MIPS 体系结构相关文集汇编
跳转到:
导航
,
搜索
因为以下原因,你没有权限编辑本页:
您刚才请求的操作只有这个用户组中的用户才能使用:
用户
您可以查看并复制此页面的源代码:
=== Tilera 64 === Tile64 是由美国 Tilera 公司设计的 64 核的 MIPS。这个 Tilera 是一个 fabless。 Tile64 瞄准通用和高端嵌入式领域,主要面向网络、视频和电信应用。第一代发布于 2007 年 8 月 [[文件:Mips-tilera-arch.png]] 64 个核通过片内 Mesh 网络 (Tilera's iMesh) 互联,各核皆通过自身的非阻塞 switch 连入 Mesh 网。Mesh 的互联带宽可达 31 Tbps 与一般的多核 MIPS 实现不同, Tile64 的每个核都有 L2 Cache。 核内采用顺序 (In-order) 3 发射 (three-issue) 短流水线,实现 MIPS-derived VLIW 指令集。 整个性能可以到 443 billion operations per second (BOPS) 片内还集成有 4 个 DDR2 控制器,2 个 10GbE XAUI MAC/PHY,2 个 4x PCI-E,2 个 GbE MAC,1 个 Flexible I/O 接口。 I/O 的带宽能达到 50Gbps 操作频率 500MHz ~ 866MHz。 700MHz 时所有核都跑有应用的情形下,功耗是 11 ~ 22W。这个有点牛 B 了,平均每个核的功耗是 0.34375W ;ISA feature Tilera ISA 面向 video 和 network 应用,可看作是 RISC 和 DSP 的混合体 VLIW, 指令束长 64bit,最多可放 3 条指令 ;64 个 32bit User Level Register: <pre> Register Name Purpose r0-r52 General Purpose tp Thread Pointer sp Stack Pointer lr Link Register sn Static Network io0-io1 IDN Ports 0-1 us0-us3 UDN Ports 0-3 zero Read As Zero </pre> <br><br>
返回到
MIPS 体系结构相关文集汇编
。
个人工具
登录
名字空间
页面
讨论
变换
查看
阅读
查看源代码
查看历史
操作
搜索
导航
首页
社区专页
新闻动态
最近更改
随机页面
帮助
工具箱
链入页面
相关更改
特殊页面